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VHDL中变量与信号的区别(2)- 标签： 分类： 更新日期：2008-07-16 21:21
- 变量的赋值是立即有效的,而信号的赋值要在进程结束后才赋值.因此,如果在一个进程中同时存在对信号赋值进行“赋值”和“读”操作时,就要小心了.因为,“读”到的信号值是“赋值”以前的值,即使“赋值”语句写在“读”语句之前也是这样的.这个问题经常会造成一个CLK延时的现象,下次有时间补个例子说明一下.
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- VHDL例化DCM的问题
- 标签： 分类： 更新日期：2008-07-16 21:13
- 最近碰到了一个很奇怪的事情,我采用了Xilinx的FPGA,项目的需要使用了DCM的IP核.在用VHDL例化DCM时,仿真结果LOCKED_OUT始终为低,其它信号一切正常.将程序下载到片子运行,LOCKED_OUT信号也很正常.后来改用verilog例化,仿真时LOCKED_OUT就很正常,难道是ISE的bug吗?
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- VHDL中变量和信号的区别(1)
- 标签： 分类： 更新日期：2008-07-16 21:11
- 关于变量(Variable)和信号(Signal),很多书都有介绍,基本上都是说信号会有延时,而变量是立即赋值的,但是对于两者到底有什么区别,说的不是很透彻.以至于我对两者的理解也一直很模糊,只能在实践中慢慢体会.下面介绍个例子,希望可以给朋友们一点启发: 1.信号 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity xor_sig…
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- Power Supply Cookbook
- 标签： 分类： 更新日期：2008-06-28 20:15
- Edition 2, 英文原版的,建议英文功底好的还是看原版的好.这本书浙江大学的徐德鸿教授有翻译过,书店也可以买到,想看中文的朋友就去买吧,呵呵 1214655324.pdf
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- 《磁性元件设计》赵修科
- 标签： 分类： 更新日期：2008-06-28 20:08
- 这本书的评价很不错,南京航空航天大学赵修科教授写的,跟大家分享了1214654926.pdf
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- VHDL、Verilog比较
- 标签： 分类： 更新日期：2008-06-28 20:02
- VHDL、Verilog 和 SystemVerilog 的全面比较,资料是英文的 1212158903.pdf
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